IBM und Siemens kooperieren zur Weiterentwicklung der Nanostack-Transistortechnologie für Chips der nächsten Generation

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IBM und Siemens arbeiten gemeinsam an Design-, Simulations- und Forschungsvorhaben zur Skalierung von IBMs 3D-Nanostack-Transistorarchitektur über den 7-Angstrom-Knoten hinaus, mit dem Ziel, Leistung und Energieeffizienz zukünftiger Halbleiterchips zu steigern.

Am 14. Oktober 2026 kündigte IBM eine Forschungskooperation mit Siemens an, die sich auf die Weiterentwicklung von IBMs Nanostack-Architektur konzentriert, einem neuartigen Transistordesign, das Anfang dieses Jahres vorgestellt wurde. Nanostack stellt das erste bekannte dreidimensionale Transistordesign auf Basis von Nanosheets in der Halbleiterindustrie dar und stapelt sowie versetzt Transistoren vertikal, um nahezu 100 Milliarden Transistoren auf einem nagelgroßen Chip im 7-Angstrom-Knoten unterzubringen. Diese Architektur ermöglicht die individuelle Optimierung der Transistorebenen mittels unterschiedlicher Materialkombinationen und verbessert so deutlich die Energieeffizienz, Leistung und Skalierung von SRAM.

Obwohl IBM die Machbarkeit von Nanostack bereits Anfang 2026 demonstrierte, ist weitere Innovation erforderlich, um die Technologie für die großflächige Herstellung und Produktion vorzubereiten. Die Partnerschaft nutzt IBMs Fachwissen in Halbleiterbauelementen zusammen mit den Stärken von Siemens im Bereich der elektronischen Designautomatisierung (EDA), Prozesssimulation, Lithografieoptimierung und fortschrittlicher Fertigungssoftware.

Ein Schwerpunkt der Zusammenarbeit liegt auf der Entwicklung fortschrittlicher virtueller Modellierungs- und Simulationswerkzeuge zur Optimierung der Nanostack-Designs und zur Vorwegnahme von Herausforderungen in der Fertigung, bevor physische Chips hergestellt werden. Dieser Ko-Optimierungsansatz zielt darauf ab, die zunehmende physikalische und gestalterische Komplexität zu bewältigen, die beim Skalieren von Transistoren in das Angstrom-Zeitalter auftritt. Huiming Bu, Vizepräsident für Silicon Technology R&D bei IBM, bezeichnete Nanostack als eine skalierbare Plattform, die die Geräteskalierung von zwei- auf dreidimensionale Strukturen verlagert und einen entscheidenden Weg bietet, um KI und aufkommende Technologien im kommenden Jahrzehnt zu unterstützen.

Ankur Gupta, Executive Vice President des EDA-IC-Portfolios bei Siemens, betonte die Notwendigkeit einer eng integrierten Verbindung von Gerätephysik, Designsoftware und Fertigungsprozessen in diesem Zeitalter. Er nannte IBMs 3D-Nanostack einen „entscheidenden Fortschritt“ für die Skalierung von Halbleitern und hob die Bedeutung ihrer gemeinsamen Anstrengungen hervor, um Technologiezyklen zu beschleunigen und die Produktionsbereitschaft zu fördern.

Diese Allianz signalisiert einen gezielten Vorstoß, kritische Herausforderungen der nächsten Halbleiter-Generation durch die Kombination von IBMs Innovationen in der Transistorarchitektur mit den Fähigkeiten von Siemens in der virtuellen Design- und Fertigungstechnologie zu meistern. Die Zusammenarbeit zielt darauf ab, die Nanostack-Technologie über den aktuellen 7-Angstrom-Knoten hinaus zu erweitern und so Möglichkeiten für zukünftige Chip-Generationen zu eröffnen, die den wachsenden Anforderungen an Leistung und Effizienz in KI, Telekommunikation und anderen fortschrittlichen Anwendungen gerecht werden.